인텔은 지난해 2025년까지 TSMC와 삼성 파운드리에서 공정 리더십을 빼앗겠다고 선포한 바 있다.
일반적으로 칩 내부에 트랜지스터가 많을수록 더 강력하고 에너지 효율적이다. 아이폰을 예로 들어 보자. 2013년에 출시된 A13 바이오닉 SoC(A13 Bionic SoC)는 아이폰 11 시리즈에 사용되었으며 TSMC의 7나노 공정 노드를 사용하여 제작되었다. 이 칩에는 85억 개의 트랜지스터가 포함되어 있다.
아이폰 14 프로와 아이폰 14 프로 맥스를 구동하는 A16 바이오닉(A16 Bionic)은 TSMC의 4나노 프로세스 노드(기술적으로 향상된 5나노 프로세스)를 사용하여 만들어지며 160억 개에 가까운 트랜지스터를 자랑한다.
2025년까지 우리는 TSMC와 삼성이 2나노 칩을 생산하는 것을 볼 수 있고 삼성은 이미 2027년까지 1.4나노 칩을 생산하는 것에 대해 이야기하고 있다. TSMC는 1나노 칩을 언급했지만 실제 개발 일정은 밝히지 않았다. 그러나 인텔은 무시할 수 없으며 국제전자기기회의 2022(International Electron Devices Meeting, IEDM)에서 2030년까지 패키지에 1조 개의 트랜지스터를 탑재할 계획을 발표했다.
패키지는 칩이 배치되는 하우징이다. 패키지는 인쇄 회로 기판(PCB)에 납땜되거나 PCB에 연결된다. 다중 칩 모듈이 아닌 한 패키지 내부에 하나의 칩 다이가 있다. 이에 대한 예로는 플래시 메모리와 플래시 메모리 컨트롤러가 포함된 eMMC 플래시 카드가 있다.
인텔은 무어의 법칙을 계속 유지할 수 있을 것이라고 말한다. 인텔의 공동 창업자인 고든 무어(Gordon Moore)는 원래 칩의 트랜지스터 수가 매년 두 배로 증가한다고 주장한 바 있다. 무어는 10년 후 1975년까지 트랜지스터 수가 격년으로 두 배로 증가할 것을 기대하면서 이것을 수정했다.
◇프로세스 리더십 되찾기 위한 인텔의 계획
새로운 기계를 통해 파운드리는 더 높은 해상도로 회로 설계를 에칭(식각)하여 1.7배 더 작은 칩 기능과 2.9배 증가된 칩 밀도를 구현할 수 있다. 각 기계에는 3억 달러 정도의 가격표가 붙어 있다.
인텔 부사장 겸 구성요소 연구 및 설계 지원 총괄 책임자인 게리 패튼(Gary Patton)은 “트랜지스터가 발명된 지 75년이 지난 지금 무어의 법칙을 주도하는 혁신은 전 세계적으로 기하급수적으로 증가하는 컴퓨팅 수요를 지속적으로 해결하고 있다”고 강조했다.
패튼은 계속해서 “IEDM 2022에서 인텔은 현재와 미래의 장벽을 허물고 이 만족할 줄 모르는 수요를 충족하며 앞으로 몇 년 동안 무어의 법칙을 생생하게 유지하는 데 필요한 진보적이고 구체적인 연구 발전을 선보일 것”이라고 말했다.
업계에서 가장 중요한 발견 중 하나는 핀펫 트랜지스터(FinFET transistors)를 GAA(Gate-All-Around)로 대체한 것이다. TSMC가 여전히 3나노 프로세스 노드에 사용하고 있는 핀펫과 달리 전류 흐름은 채널의 4면 모두에서 조작할 수 있으며 수직으로 쌓인 나노리본을 사용한다. 삼성은 3나노 칩에 GAA를 사용하고 있으며 TSMC는 몇 년 안에 2나노 칩 생산을 시작할 때까지 이를 따르지 않을 것이다.
인텔은 이를 자사의 GAA 기술 리본펫(GAA tech RibbonFET)이라고 부르고 있으며 2024년에 이러한 칩을 출하할 예정이다.
또한 인텔이 1조 개의 트랜지스터로 패키지를 생산한다는 목표를 달성하는 데 도움이 되는 것은 밀도가 10배 향상된 칩 패키징의 새로운 혁신이다. 이것은 작은 영역에 들어갈 수 있는 트랜지스터의 수를 엄청나게 증가시킬 것이다. 그리고 더 작은 트랜지스터를 생산하는 데 도움이 되는 새로운 재료에는 단 세 개의 원자로 구성된 초박형 재료의 사용이 포함된다.
김세업 글로벌이코노믹 기자
